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21 May 2024 145字 1分 次 blog
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module my_module (
    input   wire logic          clk,
    input   wire logic          en,
    input   wire logic [7:0]    din,
    inout   wire logic [7:0]    bus,
    output  var  logic [7:0]    dout,
    output  var  logic [7:0]    bus
);